Timing Analyzer report for indi16 Wed Aug 22 00:01:40 2007 Version 6.0 Build 202 06/20/2006 Service Pack 1 SJ Web Edition --------------------- ; Table of Contents ; --------------------- 1. Legal Notice 2. Timing Analyzer Summary 3. Timing Analyzer Settings 4. Clock Settings Summary 5. Clock Setup: 'CLK_I' 6. tsu 7. tco 8. tpd 9. th 10. Timing Analyzer Messages ---------------- ; Legal Notice ; ---------------- Copyright (C) 1991-2006 Altera Corporation Your use of Altera Corporation's design tools, logic functions and other software and tools, and its AMPP partner logic functions, and any output files any of the foregoing (including device programming or simulation files), and any associated documentation or information are expressly subject to the terms and conditions of the Altera Program License Subscription Agreement, Altera MegaCore Function License Agreement, or other applicable license agreement, including, without limitation, that your use is for the sole purpose of programming logic devices manufactured by Altera and sold by Altera or its authorized distributors. Please refer to the applicable agreement for further details. +----------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Timing Analyzer Summary ; +------------------------------+-------+---------------+----------------------------------+-------------+-----------+------------+----------+--------------+ ; Type ; Slack ; Required Time ; Actual Time ; From ; To ; From Clock ; To Clock ; Failed Paths ; +------------------------------+-------+---------------+----------------------------------+-------------+-----------+------------+----------+--------------+ ; Worst-case tsu ; N/A ; None ; 4.108 ns ; RST_I ; Read[15] ; -- ; CLK_I ; 0 ; ; Worst-case tco ; N/A ; None ; 8.731 ns ; DD[11]~reg0 ; DD[11] ; CLK_I ; -- ; 0 ; ; Worst-case tpd ; N/A ; None ; 5.975 ns ; STB_I ; ACK_O ; -- ; -- ; 0 ; ; Worst-case th ; N/A ; None ; -0.452 ns ; DAT_I[10] ; Write[10] ; -- ; CLK_I ; 0 ; ; Clock Setup: 'CLK_I' ; N/A ; None ; 148.39 MHz ( period = 6.739 ns ) ; Seq[0] ; Read[15] ; CLK_I ; CLK_I ; 0 ; ; Total number of failed paths ; ; ; ; ; ; ; ; 0 ; +------------------------------+-------+---------------+----------------------------------+-------------+-----------+------------+----------+--------------+ +------------------------------------------------------------------------------------------------------+ ; Timing Analyzer Settings ; +-------------------------------------------------------+--------------------+------+----+-------------+ ; Option ; Setting ; From ; To ; Entity Name ; +-------------------------------------------------------+--------------------+------+----+-------------+ ; Device Name ; EPM1270F256C5 ; ; ; ; ; Timing Models ; Final ; ; ; ; ; Number of source nodes to report per destination node ; 10 ; ; ; ; ; Number of destination nodes to report ; 10 ; ; ; ; ; Number of paths to report ; 200 ; ; ; ; ; Report Minimum Timing Checks ; Off ; ; ; ; ; Use Fast Timing Models ; Off ; ; ; ; ; Report IO Paths Separately ; Off ; ; ; ; ; Default hold multicycle ; Same As Multicycle ; ; ; ; ; Cut paths between unrelated clock domains ; On ; ; ; ; ; Cut off read during write signal paths ; On ; ; ; ; ; Cut off feedback from I/O pins ; On ; ; ; ; ; Report Combined Fast/Slow Timing ; Off ; ; ; ; ; Ignore Clock Settings ; Off ; ; ; ; ; Analyze latches as synchronous elements ; On ; ; ; ; ; Enable Recovery/Removal analysis ; Off ; ; ; ; ; Enable Clock Latency ; Off ; ; ; ; ; Use TimeQuest Timing Analyzer ; Off ; ; ; ; +-------------------------------------------------------+--------------------+------+----+-------------+ +------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Clock Settings Summary ; +-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+ ; Clock Node Name ; Clock Setting Name ; Type ; Fmax Requirement ; Early Latency ; Late Latency ; Based on ; Multiply Base Fmax by ; Divide Base Fmax by ; Offset ; Phase offset ; +-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+ ; CLK_I ; ; User Pin ; None ; 0.000 ns ; 0.000 ns ; -- ; N/A ; N/A ; N/A ; ; +-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+ +----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Clock Setup: 'CLK_I' ; +-----------------------------------------+-----------------------------------------------------+--------+-------------+------------+----------+-----------------------------+---------------------------+-------------------------+ ; Slack ; Actual fmax (period) ; From ; To ; From Clock ; To Clock ; Required Setup Relationship ; Required Longest P2P Time ; Actual Longest P2P Time ; +-----------------------------------------+-----------------------------------------------------+--------+-------------+------------+----------+-----------------------------+---------------------------+-------------------------+ ; N/A ; 148.39 MHz ( period = 6.739 ns ) ; Seq[0] ; Read[0] ; CLK_I ; CLK_I ; None ; None ; 6.030 ns ; ; N/A ; 148.39 MHz ( period = 6.739 ns ) ; Seq[0] ; Read[2] ; CLK_I ; CLK_I ; None ; None ; 6.030 ns ; ; N/A ; 148.39 MHz ( period = 6.739 ns ) ; Seq[0] ; Read[4] ; CLK_I ; CLK_I ; None ; None ; 6.030 ns ; ; N/A ; 148.39 MHz ( period = 6.739 ns ) ; Seq[0] ; Read[6] ; CLK_I ; CLK_I ; None ; None ; 6.030 ns ; ; N/A ; 148.39 MHz ( period = 6.739 ns ) ; Seq[0] ; Read[10] ; CLK_I ; CLK_I ; None ; None ; 6.030 ns ; ; N/A ; 148.39 MHz ( period = 6.739 ns ) ; Seq[0] ; Read[15] ; CLK_I ; CLK_I ; None ; None ; 6.030 ns ; ; N/A ; 149.97 MHz ( period = 6.668 ns ) ; Seq[1] ; DD[13]~reg0 ; CLK_I ; CLK_I ; None ; None ; 5.959 ns ; ; N/A ; 150.26 MHz ( period = 6.655 ns ) ; Seq[1] ; DD[0]~reg0 ; CLK_I ; CLK_I ; None ; None ; 5.946 ns ; ; N/A ; 150.26 MHz ( period = 6.655 ns ) ; Seq[1] ; DD[1]~reg0 ; CLK_I ; CLK_I ; None ; None ; 5.946 ns ; ; N/A ; 150.26 MHz ( period = 6.655 ns ) ; Seq[1] ; DD[3]~reg0 ; CLK_I ; CLK_I ; None ; None ; 5.946 ns ; ; N/A ; 150.26 MHz ( period = 6.655 ns ) ; Seq[1] ; DD[8]~reg0 ; CLK_I ; CLK_I ; None ; None ; 5.946 ns ; ; N/A ; 150.26 MHz ( period = 6.655 ns ) ; Seq[1] ; DD[12]~reg0 ; CLK_I ; CLK_I ; None ; None ; 5.946 ns ; ; N/A ; 150.35 MHz ( period = 6.651 ns ) ; Seq[0] ; Read[1] ; CLK_I ; CLK_I ; None ; None ; 5.942 ns ; ; N/A ; 150.35 MHz ( period = 6.651 ns ) ; Seq[0] ; Read[3] ; CLK_I ; CLK_I ; None ; None ; 5.942 ns ; ; N/A ; 150.35 MHz ( period = 6.651 ns ) ; Seq[0] ; Read[7] ; CLK_I ; CLK_I ; None ; None ; 5.942 ns ; ; N/A ; 150.35 MHz ( period = 6.651 ns ) ; Seq[0] ; Read[8] ; CLK_I ; CLK_I ; None ; None ; 5.942 ns ; ; N/A ; 150.35 MHz ( period = 6.651 ns ) ; Seq[0] ; Read[9] ; CLK_I ; CLK_I ; None ; None ; 5.942 ns ; ; N/A ; 150.35 MHz ( period = 6.651 ns ) ; Seq[0] ; Read[12] ; CLK_I ; CLK_I ; None ; None ; 5.942 ns ; ; N/A ; 150.35 MHz ( period = 6.651 ns ) ; Seq[0] ; Read[13] ; CLK_I ; CLK_I ; None ; None ; 5.942 ns ; ; N/A ; 150.35 MHz ( period = 6.651 ns ) ; Seq[0] ; Read[14] ; CLK_I ; CLK_I ; None ; None ; 5.942 ns ; ; N/A ; 150.42 MHz ( period = 6.648 ns ) ; Seq[1] ; DD[4]~reg0 ; CLK_I ; CLK_I ; None ; None ; 5.939 ns ; ; N/A ; 150.42 MHz ( period = 6.648 ns ) ; Seq[1] ; DD[6]~reg0 ; CLK_I ; CLK_I ; None ; None ; 5.939 ns ; ; N/A ; 150.42 MHz ( period = 6.648 ns ) ; Seq[1] ; DD[11]~reg0 ; CLK_I ; CLK_I ; None ; None ; 5.939 ns ; ; N/A ; 150.90 MHz ( period = 6.627 ns ) ; Busy ; DD[13]~reg0 ; CLK_I ; CLK_I ; None ; None ; 5.918 ns ; ; N/A ; 151.19 MHz ( period = 6.614 ns ) ; Busy ; DD[0]~reg0 ; CLK_I ; CLK_I ; None ; None ; 5.905 ns ; ; N/A ; 151.19 MHz ( period = 6.614 ns ) ; Busy ; DD[1]~reg0 ; CLK_I ; CLK_I ; None ; None ; 5.905 ns ; ; N/A ; 151.19 MHz ( period = 6.614 ns ) ; Busy ; DD[3]~reg0 ; CLK_I ; CLK_I ; None ; None ; 5.905 ns ; ; N/A ; 151.19 MHz ( period = 6.614 ns ) ; Busy ; DD[8]~reg0 ; CLK_I ; CLK_I ; None ; None ; 5.905 ns ; ; N/A ; 151.19 MHz ( period = 6.614 ns ) ; Busy ; DD[12]~reg0 ; CLK_I ; CLK_I ; None ; None ; 5.905 ns ; ; N/A ; 151.35 MHz ( period = 6.607 ns ) ; Busy ; DD[4]~reg0 ; CLK_I ; CLK_I ; None ; None ; 5.898 ns ; ; N/A ; 151.35 MHz ( period = 6.607 ns ) ; Busy ; DD[6]~reg0 ; CLK_I ; CLK_I ; None ; None ; 5.898 ns ; ; N/A ; 151.35 MHz ( period = 6.607 ns ) ; Busy ; DD[11]~reg0 ; CLK_I ; CLK_I ; None ; None ; 5.898 ns ; ; N/A ; 151.45 MHz ( period = 6.603 ns ) ; Seq[1] ; DD[0]~en ; CLK_I ; CLK_I ; None ; None ; 5.894 ns ; ; N/A ; 151.45 MHz ( period = 6.603 ns ) ; Seq[1] ; DD[2]~reg0 ; CLK_I ; CLK_I ; None ; None ; 5.894 ns ; ; N/A ; 151.45 MHz ( period = 6.603 ns ) ; Seq[1] ; DD[5]~reg0 ; CLK_I ; CLK_I ; None ; None ; 5.894 ns ; ; N/A ; 151.45 MHz ( period = 6.603 ns ) ; Seq[1] ; DD[7]~reg0 ; CLK_I ; CLK_I ; None ; None ; 5.894 ns ; ; N/A ; 151.45 MHz ( period = 6.603 ns ) ; Seq[1] ; DD[9]~reg0 ; CLK_I ; CLK_I ; None ; None ; 5.894 ns ; ; N/A ; 151.45 MHz ( period = 6.603 ns ) ; Seq[1] ; DD[10]~reg0 ; CLK_I ; CLK_I ; None ; None ; 5.894 ns ; ; N/A ; 151.45 MHz ( period = 6.603 ns ) ; Seq[1] ; DD[14]~reg0 ; CLK_I ; CLK_I ; None ; None ; 5.894 ns ; ; N/A ; 151.45 MHz ( period = 6.603 ns ) ; Seq[1] ; DD[15]~reg0 ; CLK_I ; CLK_I ; None ; None ; 5.894 ns ; ; N/A ; 151.91 MHz ( period = 6.583 ns ) ; Seq[0] ; Read[5] ; CLK_I ; CLK_I ; None ; None ; 5.874 ns ; ; N/A ; 151.91 MHz ( period = 6.583 ns ) ; Seq[0] ; Read[11] ; CLK_I ; CLK_I ; None ; None ; 5.874 ns ; ; N/A ; 152.39 MHz ( period = 6.562 ns ) ; Busy ; DD[0]~en ; CLK_I ; CLK_I ; None ; None ; 5.853 ns ; ; N/A ; 152.39 MHz ( period = 6.562 ns ) ; Busy ; DD[2]~reg0 ; CLK_I ; CLK_I ; None ; None ; 5.853 ns ; ; N/A ; 152.39 MHz ( period = 6.562 ns ) ; Busy ; DD[5]~reg0 ; CLK_I ; CLK_I ; None ; None ; 5.853 ns ; ; N/A ; 152.39 MHz ( period = 6.562 ns ) ; Busy ; DD[7]~reg0 ; CLK_I ; CLK_I ; None ; None ; 5.853 ns ; ; N/A ; 152.39 MHz ( period = 6.562 ns ) ; Busy ; DD[9]~reg0 ; CLK_I ; CLK_I ; None ; None ; 5.853 ns ; ; N/A ; 152.39 MHz ( period = 6.562 ns ) ; Busy ; DD[10]~reg0 ; CLK_I ; CLK_I ; None ; None ; 5.853 ns ; ; N/A ; 152.39 MHz ( period = 6.562 ns ) ; Busy ; DD[14]~reg0 ; CLK_I ; CLK_I ; None ; None ; 5.853 ns ; ; N/A ; 152.39 MHz ( period = 6.562 ns ) ; Busy ; DD[15]~reg0 ; CLK_I ; CLK_I ; None ; None ; 5.853 ns ; ; N/A ; 154.66 MHz ( period = 6.466 ns ) ; Seq[1] ; DA[0]~reg0 ; CLK_I ; CLK_I ; None ; None ; 5.757 ns ; ; N/A ; 154.66 MHz ( period = 6.466 ns ) ; Seq[1] ; DA[1]~reg0 ; CLK_I ; CLK_I ; None ; None ; 5.757 ns ; ; N/A ; 154.66 MHz ( period = 6.466 ns ) ; Seq[1] ; DA[2]~reg0 ; CLK_I ; CLK_I ; None ; None ; 5.757 ns ; ; N/A ; 154.66 MHz ( period = 6.466 ns ) ; Seq[1] ; CSN[0]~reg0 ; CLK_I ; CLK_I ; None ; None ; 5.757 ns ; ; N/A ; 154.66 MHz ( period = 6.466 ns ) ; Seq[1] ; CSN[1]~reg0 ; CLK_I ; CLK_I ; None ; None ; 5.757 ns ; ; N/A ; 159.46 MHz ( period = 6.271 ns ) ; Seq[1] ; Read[0] ; CLK_I ; CLK_I ; None ; None ; 5.562 ns ; ; N/A ; 159.46 MHz ( period = 6.271 ns ) ; Seq[1] ; Read[2] ; CLK_I ; CLK_I ; None ; None ; 5.562 ns ; ; N/A ; 159.46 MHz ( period = 6.271 ns ) ; Seq[1] ; Read[4] ; CLK_I ; CLK_I ; None ; None ; 5.562 ns ; ; N/A ; 159.46 MHz ( period = 6.271 ns ) ; Seq[1] ; Read[6] ; CLK_I ; CLK_I ; None ; None ; 5.562 ns ; ; N/A ; 159.46 MHz ( period = 6.271 ns ) ; Seq[1] ; Read[10] ; CLK_I ; CLK_I ; None ; None ; 5.562 ns ; ; N/A ; 159.46 MHz ( period = 6.271 ns ) ; Seq[1] ; Read[15] ; CLK_I ; CLK_I ; None ; None ; 5.562 ns ; ; N/A ; 160.26 MHz ( period = 6.240 ns ) ; Seq[0] ; DA[0]~reg0 ; CLK_I ; CLK_I ; None ; None ; 5.531 ns ; ; N/A ; 160.26 MHz ( period = 6.240 ns ) ; Seq[0] ; DA[1]~reg0 ; CLK_I ; CLK_I ; None ; None ; 5.531 ns ; ; N/A ; 160.26 MHz ( period = 6.240 ns ) ; Seq[0] ; DA[2]~reg0 ; CLK_I ; CLK_I ; None ; None ; 5.531 ns ; ; N/A ; 160.26 MHz ( period = 6.240 ns ) ; Seq[0] ; CSN[0]~reg0 ; CLK_I ; CLK_I ; None ; None ; 5.531 ns ; ; N/A ; 160.26 MHz ( period = 6.240 ns ) ; Seq[0] ; CSN[1]~reg0 ; CLK_I ; CLK_I ; None ; None ; 5.531 ns ; ; N/A ; 160.51 MHz ( period = 6.230 ns ) ; Busy ; Read[0] ; CLK_I ; CLK_I ; None ; None ; 5.521 ns ; ; N/A ; 160.51 MHz ( period = 6.230 ns ) ; Busy ; Read[2] ; CLK_I ; CLK_I ; None ; None ; 5.521 ns ; ; N/A ; 160.51 MHz ( period = 6.230 ns ) ; Busy ; Read[4] ; CLK_I ; CLK_I ; None ; None ; 5.521 ns ; ; N/A ; 160.51 MHz ( period = 6.230 ns ) ; Busy ; Read[6] ; CLK_I ; CLK_I ; None ; None ; 5.521 ns ; ; N/A ; 160.51 MHz ( period = 6.230 ns ) ; Busy ; Read[10] ; CLK_I ; CLK_I ; None ; None ; 5.521 ns ; ; N/A ; 160.51 MHz ( period = 6.230 ns ) ; Busy ; Read[15] ; CLK_I ; CLK_I ; None ; None ; 5.521 ns ; ; N/A ; 161.73 MHz ( period = 6.183 ns ) ; Seq[1] ; Read[1] ; CLK_I ; CLK_I ; None ; None ; 5.474 ns ; ; N/A ; 161.73 MHz ( period = 6.183 ns ) ; Seq[1] ; Read[3] ; CLK_I ; CLK_I ; None ; None ; 5.474 ns ; ; N/A ; 161.73 MHz ( period = 6.183 ns ) ; Seq[1] ; Read[7] ; CLK_I ; CLK_I ; None ; None ; 5.474 ns ; ; N/A ; 161.73 MHz ( period = 6.183 ns ) ; Seq[1] ; Read[8] ; CLK_I ; CLK_I ; None ; None ; 5.474 ns ; ; N/A ; 161.73 MHz ( period = 6.183 ns ) ; Seq[1] ; Read[9] ; CLK_I ; CLK_I ; None ; None ; 5.474 ns ; ; N/A ; 161.73 MHz ( period = 6.183 ns ) ; Seq[1] ; Read[12] ; CLK_I ; CLK_I ; None ; None ; 5.474 ns ; ; N/A ; 161.73 MHz ( period = 6.183 ns ) ; Seq[1] ; Read[13] ; CLK_I ; CLK_I ; None ; None ; 5.474 ns ; ; N/A ; 161.73 MHz ( period = 6.183 ns ) ; Seq[1] ; Read[14] ; CLK_I ; CLK_I ; None ; None ; 5.474 ns ; ; N/A ; 162.81 MHz ( period = 6.142 ns ) ; Busy ; Read[1] ; CLK_I ; CLK_I ; None ; None ; 5.433 ns ; ; N/A ; 162.81 MHz ( period = 6.142 ns ) ; Busy ; Read[3] ; CLK_I ; CLK_I ; None ; None ; 5.433 ns ; ; N/A ; 162.81 MHz ( period = 6.142 ns ) ; Busy ; Read[7] ; CLK_I ; CLK_I ; None ; None ; 5.433 ns ; ; N/A ; 162.81 MHz ( period = 6.142 ns ) ; Busy ; Read[8] ; CLK_I ; CLK_I ; None ; None ; 5.433 ns ; ; N/A ; 162.81 MHz ( period = 6.142 ns ) ; Busy ; Read[9] ; CLK_I ; CLK_I ; None ; None ; 5.433 ns ; ; N/A ; 162.81 MHz ( period = 6.142 ns ) ; Busy ; Read[12] ; CLK_I ; CLK_I ; None ; None ; 5.433 ns ; ; N/A ; 162.81 MHz ( period = 6.142 ns ) ; Busy ; Read[13] ; CLK_I ; CLK_I ; None ; None ; 5.433 ns ; ; N/A ; 162.81 MHz ( period = 6.142 ns ) ; Busy ; Read[14] ; CLK_I ; CLK_I ; None ; None ; 5.433 ns ; ; N/A ; 162.95 MHz ( period = 6.137 ns ) ; Seq[0] ; DD[13]~reg0 ; CLK_I ; CLK_I ; None ; None ; 5.428 ns ; ; N/A ; 163.29 MHz ( period = 6.124 ns ) ; Seq[0] ; DD[0]~reg0 ; CLK_I ; CLK_I ; None ; None ; 5.415 ns ; ; N/A ; 163.29 MHz ( period = 6.124 ns ) ; Seq[0] ; DD[1]~reg0 ; CLK_I ; CLK_I ; None ; None ; 5.415 ns ; ; N/A ; 163.29 MHz ( period = 6.124 ns ) ; Seq[0] ; DD[3]~reg0 ; CLK_I ; CLK_I ; None ; None ; 5.415 ns ; ; N/A ; 163.29 MHz ( period = 6.124 ns ) ; Seq[0] ; DD[8]~reg0 ; CLK_I ; CLK_I ; None ; None ; 5.415 ns ; ; N/A ; 163.29 MHz ( period = 6.124 ns ) ; Seq[0] ; DD[12]~reg0 ; CLK_I ; CLK_I ; None ; None ; 5.415 ns ; ; N/A ; 163.48 MHz ( period = 6.117 ns ) ; Seq[0] ; DD[4]~reg0 ; CLK_I ; CLK_I ; None ; None ; 5.408 ns ; ; N/A ; 163.48 MHz ( period = 6.117 ns ) ; Seq[0] ; DD[6]~reg0 ; CLK_I ; CLK_I ; None ; None ; 5.408 ns ; ; N/A ; 163.48 MHz ( period = 6.117 ns ) ; Seq[0] ; DD[11]~reg0 ; CLK_I ; CLK_I ; None ; None ; 5.408 ns ; ; N/A ; 163.53 MHz ( period = 6.115 ns ) ; Seq[1] ; Read[5] ; CLK_I ; CLK_I ; None ; None ; 5.406 ns ; ; N/A ; 163.53 MHz ( period = 6.115 ns ) ; Seq[1] ; Read[11] ; CLK_I ; CLK_I ; None ; None ; 5.406 ns ; ; N/A ; 164.64 MHz ( period = 6.074 ns ) ; Busy ; Read[5] ; CLK_I ; CLK_I ; None ; None ; 5.365 ns ; ; N/A ; 164.64 MHz ( period = 6.074 ns ) ; Busy ; Read[11] ; CLK_I ; CLK_I ; None ; None ; 5.365 ns ; ; N/A ; 164.69 MHz ( period = 6.072 ns ) ; Seq[0] ; DD[0]~en ; CLK_I ; CLK_I ; None ; None ; 5.363 ns ; ; N/A ; 164.69 MHz ( period = 6.072 ns ) ; Seq[0] ; DD[2]~reg0 ; CLK_I ; CLK_I ; None ; None ; 5.363 ns ; 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To change the limit use Settings (Assignments menu) ; ; ; ; ; ; ; ; +-----------------------------------------+-----------------------------------------------------+--------+-------------+------------+----------+-----------------------------+---------------------------+-------------------------+ +------------------------------------------------------------------------+ ; tsu ; +-------+--------------+------------+-----------+-------------+----------+ ; Slack ; Required tsu ; Actual tsu ; From ; To ; To Clock ; +-------+--------------+------------+-----------+-------------+----------+ ; N/A ; None ; 4.108 ns ; RST_I ; Read[0] ; CLK_I ; ; N/A ; None ; 4.108 ns ; RST_I ; Read[2] ; CLK_I ; ; N/A ; None ; 4.108 ns ; RST_I ; Read[4] ; CLK_I ; ; N/A ; None ; 4.108 ns ; RST_I ; Read[6] ; CLK_I ; ; N/A ; None ; 4.108 ns ; RST_I ; Read[10] ; CLK_I ; ; N/A ; None ; 4.108 ns ; RST_I ; Read[15] ; CLK_I ; ; N/A ; None ; 4.020 ns ; RST_I ; Read[1] ; CLK_I ; ; N/A ; None ; 4.020 ns ; RST_I ; Read[3] ; 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Loc. = LC_X2_Y7_N7; Fanout = 9; REG Node = 'Seq[0]' Info: 2: + IC(1.366 ns) + CELL(0.200 ns) = 1.566 ns; Loc. = LC_X1_Y7_N5; Fanout = 2; COMB Node = 'Read[0]~129' Info: 3: + IC(0.771 ns) + CELL(0.511 ns) = 2.848 ns; Loc. = LC_X1_Y7_N3; Fanout = 16; COMB Node = 'Read[0]~130' Info: 4: + IC(1.939 ns) + CELL(1.243 ns) = 6.030 ns; Loc. = LC_X1_Y8_N1; Fanout = 1; REG Node = 'Read[0]' Info: Total cell delay = 1.954 ns ( 32.40 % ) Info: Total interconnect delay = 4.076 ns ( 67.60 % ) Info: - Smallest clock skew is 0.000 ns Info: + Shortest clock path from clock "CLK_I" to destination register is 3.819 ns Info: 1: + IC(0.000 ns) + CELL(1.163 ns) = 1.163 ns; Loc. = PIN_H5; Fanout = 67; CLK Node = 'CLK_I' Info: 2: + IC(1.738 ns) + CELL(0.918 ns) = 3.819 ns; Loc. = LC_X1_Y8_N1; Fanout = 1; REG Node = 'Read[0]' Info: Total cell delay = 2.081 ns ( 54.49 % ) Info: Total interconnect delay = 1.738 ns ( 45.51 % ) Info: - Longest clock path from clock "CLK_I" to source register is 3.819 ns Info: 1: + IC(0.000 ns) + CELL(1.163 ns) = 1.163 ns; Loc. = PIN_H5; Fanout = 67; CLK Node = 'CLK_I' Info: 2: + IC(1.738 ns) + CELL(0.918 ns) = 3.819 ns; Loc. = LC_X2_Y7_N7; Fanout = 9; REG Node = 'Seq[0]' Info: Total cell delay = 2.081 ns ( 54.49 % ) Info: Total interconnect delay = 1.738 ns ( 45.51 % ) Info: + Micro clock to output delay of source is 0.376 ns Info: + Micro setup delay of destination is 0.333 ns Info: tsu for register "Read[0]" (data pin = "RST_I", clock pin = "CLK_I") is 4.108 ns Info: + Longest pin to register delay is 7.594 ns Info: 1: + IC(0.000 ns) + CELL(1.163 ns) = 1.163 ns; Loc. = PIN_J5; Fanout = 10; PIN Node = 'RST_I' Info: 2: + IC(1.227 ns) + CELL(0.740 ns) = 3.130 ns; Loc. = LC_X1_Y7_N5; Fanout = 2; COMB Node = 'Read[0]~129' Info: 3: + IC(0.771 ns) + CELL(0.511 ns) = 4.412 ns; Loc. = LC_X1_Y7_N3; Fanout = 16; COMB Node = 'Read[0]~130' Info: 4: + IC(1.939 ns) + CELL(1.243 ns) = 7.594 ns; Loc. = LC_X1_Y8_N1; Fanout = 1; REG Node = 'Read[0]' Info: Total cell delay = 3.657 ns ( 48.16 % ) Info: Total interconnect delay = 3.937 ns ( 51.84 % ) Info: + Micro setup delay of destination is 0.333 ns Info: - Shortest clock path from clock "CLK_I" to destination register is 3.819 ns Info: 1: + IC(0.000 ns) + CELL(1.163 ns) = 1.163 ns; Loc. = PIN_H5; Fanout = 67; CLK Node = 'CLK_I' Info: 2: + IC(1.738 ns) + CELL(0.918 ns) = 3.819 ns; Loc. = LC_X1_Y8_N1; Fanout = 1; REG Node = 'Read[0]' Info: Total cell delay = 2.081 ns ( 54.49 % ) Info: Total interconnect delay = 1.738 ns ( 45.51 % ) Info: tco from clock "CLK_I" to destination pin "DD[11]" through register "DD[11]~reg0" is 8.731 ns Info: + Longest clock path from clock "CLK_I" to source register is 3.819 ns Info: 1: + IC(0.000 ns) + CELL(1.163 ns) = 1.163 ns; Loc. = PIN_H5; Fanout = 67; CLK Node = 'CLK_I' Info: 2: + IC(1.738 ns) + CELL(0.918 ns) = 3.819 ns; Loc. = LC_X1_Y8_N6; Fanout = 1; REG Node = 'DD[11]~reg0' Info: Total cell delay = 2.081 ns ( 54.49 % ) Info: Total interconnect delay = 1.738 ns ( 45.51 % ) Info: + Micro clock to output delay of source is 0.376 ns Info: + Longest register to pin delay is 4.536 ns Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = LC_X1_Y8_N6; Fanout = 1; REG Node = 'DD[11]~reg0' Info: 2: + IC(2.214 ns) + CELL(2.322 ns) = 4.536 ns; Loc. = PIN_K3; Fanout = 0; PIN Node = 'DD[11]' Info: Total cell delay = 2.322 ns ( 51.19 % ) Info: Total interconnect delay = 2.214 ns ( 48.81 % ) Info: Longest tpd from source pin "STB_I" to destination pin "ACK_O" is 5.975 ns Info: 1: + IC(0.000 ns) + CELL(1.132 ns) = 1.132 ns; Loc. = PIN_G6; Fanout = 3; PIN Node = 'STB_I' Info: 2: + IC(1.405 ns) + CELL(0.511 ns) = 3.048 ns; Loc. = LC_X1_Y7_N4; Fanout = 1; COMB Node = 'ACK_O~9' Info: 3: + IC(0.605 ns) + CELL(2.322 ns) = 5.975 ns; Loc. = PIN_H1; Fanout = 0; PIN Node = 'ACK_O' Info: Total cell delay = 3.965 ns ( 66.36 % ) Info: Total interconnect delay = 2.010 ns ( 33.64 % ) Info: th for register "Write[10]" (data pin = "DAT_I[10]", clock pin = "CLK_I") is -0.452 ns Info: + Longest clock path from clock "CLK_I" to destination register is 3.819 ns Info: 1: + IC(0.000 ns) + CELL(1.163 ns) = 1.163 ns; Loc. = PIN_H5; Fanout = 67; CLK Node = 'CLK_I' Info: 2: + IC(1.738 ns) + CELL(0.918 ns) = 3.819 ns; Loc. = LC_X1_Y5_N5; Fanout = 1; REG Node = 'Write[10]' Info: Total cell delay = 2.081 ns ( 54.49 % ) Info: Total interconnect delay = 1.738 ns ( 45.51 % ) Info: + Micro hold delay of destination is 0.221 ns Info: - Shortest pin to register delay is 4.492 ns Info: 1: + IC(0.000 ns) + CELL(1.132 ns) = 1.132 ns; Loc. = PIN_M2; Fanout = 1; PIN Node = 'DAT_I[10]' Info: 2: + IC(3.080 ns) + CELL(0.280 ns) = 4.492 ns; Loc. = LC_X1_Y5_N5; Fanout = 1; REG Node = 'Write[10]' Info: Total cell delay = 1.412 ns ( 31.43 % ) Info: Total interconnect delay = 3.080 ns ( 68.57 % ) Info: Quartus II Timing Analyzer was successful. 0 errors, 1 warning Info: Processing ended: Wed Aug 22 00:01:40 2007 Info: Elapsed time: 00:00:03